锁相环(PLL)基础

抽象:

锁相环(PLL)电路存在于各种高频应用中,从简单的时钟清除电路到用于高性能无线电通信链路的本地振荡器(LO),以及矢量网络分析仪中的超快开关频率合成器(VNA) )。本文将介绍PLL电路的一些构建模块,并参考这些应用中的每一个,以帮助指导新手和PLL专家在导航部件选择和每个不同应用固有的权衡方面。本文引用ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO),并使用ADIsimPLL(ADI公司内部PLL电路仿真器)来演示这些不同的电路性能参数。

基本配置:时钟清理电路

在最基本的配置中,锁相环将参考信号(F REF)的相位与可调反馈信号(RF IN)F 0的相位进行比较,如图1所示。图2中存在负值反馈控制环路在频域工作。当比较处于稳态时,输出频率和相位与误差检测器的输入频率和相位匹配,我们说PLL被锁定。出于本文的目的,我们将仅考虑在ADI公司ADF4xxx系列PLL上实现的经典数字PLL架构。
该电路的第一个基本要素是相位频率检测器(PFD)。PFD将输入的频率和相位与REF IN进行比较,以反馈到RF IN的频率和相位。该ADF4002是可以被配置为一个独立的PFD的PLL(与反馈分频器N = 1)。因此,它可以与高质量的压控晶体振荡器(VCXO)和窄的低通滤波器一起使用,以清除嘈杂的REF IN时钟。
图1
数字。1基本PLL配置。
图2
图2.基本PLL配置。

相频检测器

图3
图3.相位频率检测器。
图3中的相位频率检测器将输入与+ IN的F REF和-IN的反馈信号进行比较。它使用两个带延迟元件的D型触发器。一个Q输出使能正电流源,另一个Q输出使能负电流源。这些电流源称为电荷泵。有关PFD操作的更多详细信息,请参阅“ 高频接收器和发送器的锁相环 ”。
使用这种架构,下面的+ IN输入频率高于-IN(图4),产生的电荷泵输出泵浦电流高,当集成在PLL低通滤波器中时,将推动调整VCO的电压。这样,-IN频率将随着VCO的增加而增加,并且两个PFD输入最终会聚或锁定到相同的频率(图5)。如果-IN的频率高于+ IN,则发生相反的情况。
图4
图4. PFD异相和频率锁定。
图5
图5.相位频率检测器,频率和锁相。
回到我们原先需要清洁的噪声时钟示例,时钟,自由运行VCXO和闭环PLL的相位噪声曲线可以在ADIsimPLL中建模。
图6
图6.参考噪声。
图7
图7.自由运行的VCXO。
图8
图8.总PLL噪声。
从所示的ADIsimPLL图中可以看出,REF IN(图6)的噪声相位噪声曲线由低通滤波器滤波。PLL参考和PFD电路贡献的所有带内噪声都被低通滤波器滤除,只留下低得多的VCXO噪声(图7)在环路带宽之外(图8)。当输出频率等于输入频率时,它会创建一个最简单的PLL配置。这种PLL称为时钟清除PLL。对于诸如此类的时钟清理应用,建议使用窄(<1 kHz)低通滤波器带宽。

高频整数N架构

为了产生一系列更高频率,使用VCO,其调谐范围比VCXO更宽。这通常用于跳频或扩频跳频(FHSS)应用中。在这种PLL中,输出是参考频率的高倍。压控振荡器包含可变调谐元件,例如变容二极管,其随输入电压改变其电容,允许可调谐振电路,其允许产生一系列频率(图9)。PLL可以被认为是该VCO的控制系统。
反馈分频器用于将VCO频率分频为PFD频率,这允许PLL生成PFD频率的倍数的输出频率。分频器也可以用在参考路径中,这允许使用比PFD频率更高的频率参考。像这样的PLL是ADI公司的ADF4108。PLL计数器是我们电路中要考虑的第二个基本要素。
图9
图9.压控振荡器。
PLL的关键性能参数是相位噪声,频率合成过程中不需要的副产物,或杂散频率(简称杂散)。对于整数N PLL,PFD频率产生寄生频率。来自电荷泵的漏电流将调制VCO的调谐端口。低通滤波器减小了这种影响,而且越窄,寄生频率的滤波越大。一个理想的色调将没有噪声或另外的寄生频率(图10),但在实践中的相位噪声表现为如图11单边带相位噪声周围的载体,是相对噪声功率到载体在1 Hz带宽,指定在距载波的频率偏移处。
图10
图10.理想的LO频谱。
图11
图11.单边带相位噪声。

整数N和分数N分频器

对于窄带应用,信道间隔很窄(通常<5 MHz),反馈计数器N很高。通过使用双模P / P + 1预分频器,如图12所示,可以通过小电路获得高N值,并允许通过计算N = PB + A计算N值,使用8/9预分频器的示例和N值为90,计算B的值为11,A的值为2.双模预分频器将A除以9或两个周期。然后将其余(BA)或9个周期除以8,如表1所示。预分频器通常采用更高频率的电路云顶集团国际娱乐网址设计,如双极发射极耦合逻辑(ECL)电路,而A和B计数器可以采用这种较低频率的预分频器输出,并可以使用低速CMOS电路制造。这减少了电路面积和功耗。像ADF4002这样的低频清零PLL省略了这个预分频器。
图12
图12.具有双模N计数器的PLL。
表1.双模预分频器操作
N值 P / P + 1 B值 一个值
90 9 11 2
81 9 10 1
72 8 9 0
64 8 8 0
56 8 7 0
48 8 6 0
40 8 0
32 8 4 0
24 8 3 0
16 8 2 0
8 8 1 0
0 8 0 0
带内(PLL环路滤波器带宽内)相位噪声直接受N值的影响,带内噪声增加20log(N)。因此,对于N值高的窄带应用,带内噪声由高N值支配。允许更低N值但仍允许精细分辨率的系统由分数N合成器启用,例如ADF4159  或HMC704。以这种方式,可以大大降低带内相位噪声。图13至16说明了如何实现这一点。在这些示例中,两个PLL用于生成适用于7.4GHz至7.6GHz范围内的5G系统本地振荡器(LO)的频率,具有1MHz的信道分辨率。ADF4108采用整数N配置(图13),HMC704采用分数N配置。HMC704(图14)可以使用50 MHz PFD频率,这会降低N值,从而降低带内噪声,同时仍然允许1 MHz(或更小)频率步长 - 提高15注意dB(在8kHz偏移频率处)(图15与图16)。但是,ADF4108被迫使用1 MHz PFD来实现相同的分辨率。
需要注意小数N分频PLL,以确保杂散音不会降低系统性能。在诸如HMC704的PLL上,整数边界杂散(当N值的小数部分接近0或1时产生,如147.98或148.02非常接近整数值148)产生最关注的问题。这可以通过将VCO输出缓冲到RF输入和/或仔细的频率规划来减轻,其中可以改变REF IN以避免这些更成问题的频率。

图13
图13.整数N PLL。


图14
图14.小数N分频PLL。


图15
图15.整数N PLL带内相位噪声。


图16
图16.小数N分频PLL带内相位噪声。

对于大多数PLL,带内噪声高度依赖于N值,也取决于PFD频率。从带内相位噪声测量的平坦部分减去20log(N)和10log(F PFD)得到品质因数(FOM)。选择PLL的常用指标是比较FOM。影响带内噪声的另一个因素是1 / f噪声,这取决于器件的输出频率。FOM贡献和1 / f噪声以及参考噪声主导PLL系统的带内噪声。

用于5G通信的窄带LO

对于通信系统,PLL视角的主要规格是误差矢量幅度(EVM)和VCO阻塞规范。EVM的范围与集成相位噪声类似,后者考虑了一系列偏移的噪声贡献。对于前面列出的5G系统,集成限制非常宽,从1 kHz开始并持续到100 MHz。EVM可以被认为是完美调制信号从理想点以百分比表示的百分比降级(图17)。以类似的方式,积分相位噪声将来自载波的不同偏移处的噪声功率积分,并将该噪声表示为与输出频率相比的dBc数。ADIsimPLL可配置为计算EVM,集成相位噪声和均方根相位误差和抖动。现代信号源分析仪也可以通过按钮包含这些数字(图18)。随着调制方案密度的增加,EVM变得至关重要。对于16-QAM,根据ETSI规范3GPP TS 36.104的所需最小EVM为12.5%。对于64-QAM,要求是8%。然而,由于功率放大器失真和不需要的混频器产品,EVM由各种其他非理想参数组成,因此通常单独定义集成噪声(以dBc为单位)。

图17
图17.相位错误可视化。


图18
图18.信号源分析仪图。

VCO阻塞规范在需要考虑强传输存在的蜂窝系统中非常重要。如果接收器信号很弱,并且如果VCO太嘈杂,那么附近的发射器信号可能会混淆并淹没所需信号(图19)。图19中的插图演示了如果接收器VCO有噪声,附近的发射器(800 kHz远)以-25 dBm功率发射,如何将所需信号淹没在-101 dBm。这些规范构成无线通信标准的一部分。阻塞规范直接影响VCO的性能要求。

图19
图19. VCO噪声阻断器。

压控振荡器(VCO)

在我们的电路中要考虑的下一个PLL电路元件是压控振荡器。对于VCO,需要在相位噪声,频率覆盖和功耗之间进行基本权衡。振荡器的品质因数(Q)越高,VCO相位噪声越低。然而,较高Q电路具有较窄的频率范围。增加电源也会降低相位噪声。在ADI系列VCO中,HMC507的覆盖范围为6650 MHz至7650 MHz,100 kHz时的VCO噪声约为-115 dBc / Hz。相比之下,HMC586  覆盖了从4000 MHz到8000 MHz的完整倍频程,但具有-100 dBc / Hz的更高相位噪声。最小化这种VCO中的相位噪声的一种策略是增加V的电压调谐范围TUNE到VCO(高达20 V或更高)。这增加了PLL电路的复杂性,因为大多数PLL电荷泵只能调到5 V,所以使用运算放大器的有源滤波器用于增加PLL电路的调谐电压。

多频带集成PLL和VCO

增加频率覆盖而不降低VCO相位噪声的另一种策略是使用多频带VCO,其中重叠频率范围用于覆盖频率范围的倍频程,并且可以通过在VCO的输出处使用分频器来产生较低频率。这种器件是ADF4356,它使用四个主VCO内核,每个内核具有256个重叠频率范围。器件使用内部参考和反馈分频器来选择合适的VCO频段,这一过程称为VCO频段选择或自动校准。
多频带VCO的宽调谐范围使其适用于宽带仪器,在这些仪器中它们可产生多种频率。39位小数N分辨率也使它们成为这些精确频率应用的理想选择。在矢量网络分析仪等仪器中,超快的开关速度至关重要。这可以通过使用非常宽的低通滤波器带宽来实现,该带宽可以非常快速地调谐到最终频率。通过使用具有针对每个频率直接编程的频率值的查找表,可以在这些应用中绕过自动频率校准程序,也可以以较低的复杂度使用真正的单核宽带VCO,如HMC733。
对于锁相环电路,低通滤波器的带宽直接影响系统的建立时间。低通滤波器是我们电路中的最后一个元素。如果建立时间至关重要,则应将环路带宽增加到允许的最大带宽,以实现稳定锁定并满足相位噪声和杂散频率目标。通信链路中的窄带要求意味着使用HMC507,最小集成噪声(30 kHz至100 MHz之间)的低通滤波器的最佳带宽约为207 kHz(图20)。这提供了大约-51 dBc的集成噪声,并在大约51μs内实现频率锁定在1 kHz误差范围内(图22)。
相比之下,宽带HMC586(覆盖4 GHz至8 GHz)可实现最佳均方根相位噪声,带宽更接近300 kHz带宽(图21),可实现-44 dBc的集成噪声。但是,它可以在不到27μs的时间内实现相同规格的频率锁定(图23)。正确的部件选择和周围的电路设计对于实现应用的最佳结果都至关重要。

图20
图20.相位噪声HMC704加HMC507。


图21
图21.相位噪声HMC704加HMC586。


图22
图22.频率稳定:HMC704加HMC507。


图23
图23. HMC704和HMC586。

低抖动时钟

对于高速数模转换器(DAC)和高速模数转换器(ADC),干净的低抖动采样时钟是必不可少的构建模块。为了最小化带内噪声,需要低N值; 但为了最小化寄生噪声,整数N是优选的。时钟往往是固定频率,因此可以选择频率以确保REF IN频率是输入频率的精确整数倍。这确保了最低的带内PLL噪声。需要选择VCO(无论是否集成)以确保其应用具有足够低的噪声,特别注意宽带噪声。然后需要仔细放置低通滤波器,以确保带内PLL噪声与VCO噪声相交 - 这可确保最低均方根抖动。相位裕度为60°的低通滤波器可确保最低滤波器峰值,从而最大限度地减少抖动。以这种方式,低抖动时钟落在本文讨论的第一个电路的时钟清除应用和所讨论的最后一个电路的快速切换能力之间。
对于时钟电路,时钟的均方根抖动是关键性能参数。这可以使用ADIsimPLL估算或使用信号源分析仪测量。对于像ADF5356这样的高性能PLL器件,相对较宽的132 kHz低通滤波器带宽,以及像Wenxel OCXO这样的超低REF IN源,允许用户设计rms抖动低于90 fs的时钟(图26)。操纵PLL环路滤波器带宽(LBW)的位置表明,如果降低太多,VCO噪声开始在小偏移(图24)中占主导地位,其中带内PLL噪声实际上会更低,并且增加太多意味着带内噪声在偏移处占主导地位,而VCO噪声则显着降低(图25)。

图24
图24. LBW = 10 kHz,331 fs抖动。


图25
图25. LBW = 500 kHz,111 fs抖动。


图26
图26. LBW = 132 kHz,83 fs抖动。

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